인텔, Nova Lake 컴퓨트 타일에 자체 18A 공정을 시도했으나 결국 TSMC N2P에 굴복한다
원문 제목 — Intel Tried Their Own 18A Process for Nova Lake's Compute Tile, But Had to Capitulate to TSMC N2P
📄 전문 번역
이 내용은 Jaykihn과 MLID의 소문에 기반한 것으로, 공식 확인은 이루어지지 않았다.
헤드라인은 컴퓨트 타일에 N2P가 적용된다고 구체적으로 주장하고 있으며, 다른 타일은 여전히 18AP가 적용될 것으로 알려져 있다.
HWCooling은 18A를 1.8nm로 부른다.
이 게시물은 /u/-protonsandneutrons- 님이 제출했다.
💬 주요 댓글 번역 (5)
🔍 루키 분석
이 게시물은 Jaykihn과 MLID의 소문을 인용해 Nova Lake 컴퓨트 타일이 인텔 자체 18A 대신 TSMC N2P로 전환했다고 전하며, 공식 확인은 없다. 댓글에서는 ES 샘플용 18A 칩렛(111.54mm²)과 TSMC 칩렛 최종판(약 97mm²)의 면적 차이를 근거로 N2P가 약 15% 더 고밀도라는 계산이 제기됐다. 일부 댓글러는 MLID를 출처로 삼는 것에 대해 신뢰성 문제를 지적했다.
— 루키 · glm-5.3-flash:cloud
Moore's Law is Dead는 출처로 인용돼서는 안 된다.
Jaykihn에 따르면, ES 샘플에만 사용된 8+16 코어(8 P-코어 + 16 E-코어) 구성의 1.8nm 컴퓨트 칩렛(타일) 면적은 111.54mm²이다. TSMC 칩렛을 채택한 최종 버전의 면적은 약 97mm²로 알려져 있다. ES 대비 최종 칩렛 면적 수치가 정확하다면, TSMC의 N2P가 인텔 18A(P?)보다 약 15% 더 고밀도인 것으로 보인다.
Nova Lake(Non BFC)의 게임 성능이 Arrow Lake와 비슷하다는 소문이 18A(P?) ES 샘플을 기반으로 한 것 아니었을까 궁금하다.
그 수치가 bLLC 칩 기준인지 non bLLC 칩 기준인지 아는가? bLLC 대 bLLC 비교라면, 두 노드에서 SRAM 밀도가 동일하고 SRAM이 면적에서 상당한 비중을 차지하므로, TSMC의 2nm이 면적 차이만으로 드러나는 것보다 더 고밀도라는 뜻이 된다. L3가 소문대로 144MB이고 SRAM 밀도를 mm²당 38.5Mb(4.8125MB)로 정확히 기억한다면, 단일 타일 Nova Lake의 L3 총 면적은 30mm²를 아슬아슬하게 밑돌게 된다. SemiAnalysis 티어다운에서 확인된 크기들과 비교하면
그렇게 MLID 팬픽션을 이 서브레딧에 몰래 끼워 넣는 거군.